Job Description

At Cadence, we hire and develop leaders and innovators who want to make an impact on the world of technology.
Cadence is a pivotal leader in electronic design, building upon more than 30 years of computational software expertise. The company applies its underlying Intelligent System Design strategy to deliver software, hardware and IP that turn design concepts into reality.
Cadence customers are the world's most innovative companies, delivering extraordinary electronic products from chips to boards to systems for the most dynamic market applications including consumer, hyperscale computing, 5G communications, automotive, aerospace industrial and health.
At Cadence, we hire and develop leaders and innovators who want to make an impact on the world of technology.
Job Title: Hardware block configuration and Synthesis study
Location: Oujda, Morocco

Reports to: Sr Design Engineering Manager
Job Overview:
The objective of this internship is to study how the configurability of a secure hardware block affects its area and timing. During this internship, you will contribute to defining configuration constraints to limit unsupported combinations. You will also run automated synthesis flows to evaluate the impact of different configurations using PPA metrics (Performance, Power, Area).
Job Responsibilities:Analyze RTL (VHDL / SystemVerilog) code Add constraints in YAML configuration files to restrict unsupported combinations Run and adapt ASIC synthesis scripts to handle multiple configurations, frequency and technology targets Collect, analyze, and compare synthesis results (Performance, Power, Area) Automatically publish synthesis reports on an existing internal web page for use by other teams

Educational background: Currently pursuing a degree Computer Engineering, Electrical Engineering, Embedded Systems, or a related field, with a strong focus on digital design and hardware architectures.
Experience: Previous experience with hardware description languages (VHDL, Verilog/SystemVerilog) and Python-based test automation in a Linux environment. Familiar with system-level verification and synthesis flows using tools such as QuestaSim, Xcelium, or FPGA platforms. Exposure to ASIC design flows is a plus.
Languages: Proficiency in English and French, both written and spoken.

Technical skills:RTL design analysis using VHDL and SystemVerilog Scripting and automation of synthesis and analysis flows using Python, Bash, and Makefile Strong familiarity with Linux-based development environments Familiarity with version control systems (Git) and collaborative development workflows

Additional Skills/Preferences:Experience with secure or safety-critical hardware blocks Understanding of design trade-offs between configurability, area, timing, and power Ability to generate clear synthesis reports and automate result publication (web-based or internal tools) Good documentation skills for technical reports and design analysis

Additional Information:The candidate will be based in the Oujda, Morocco office alongside several colleagues, while their core team and manager will be located in France, with whom they will interact regularly.

Cadence is committed to equal employment opportunity and employment equity throughout all levels of the organization. We strive to attract a qualified and diverse candidate pool and encourage diversity and inclusion in the workplace.
Version Francaise :
Cadence est un leader cle dans le domaine de la conception electronique, s'appuyant sur plus de 30 ans d'expertise en computational software. L'entreprise applique sa strategie fondamentale d'Intelligent System Design afin de fournir des logiciels, du hardware et des blocs d'IP qui transforment les concepts de conception en realite.
Les clients de Cadence comptent parmi les entreprises les plus innovantes au monde. Elles concoivent et commercialisent des produits electroniques d'exception, allant des puces aux cartes, jusqu'aux systemes complets, pour les applications de marche les plus dynamiques, notamment les produits grand public, l'informatique hyperscale, les communications 5G, l'automobile, l'aerospatiale, l'industrie et la sante.
Chez Cadence, nous recrutons et developpons des leaders et des innovateurs qui souhaitent avoir un impact sur le monde de la technologie.
Intitule : Hardware block configuration and Synthesis study
Localisation : Oujda, Morocco

Rattachement hierarchique : Sr Design Engineering Manager
Presentation du poste :
L'objectif de ce stage est d'etudier l'impact de la configurabilite d'un bloc materiel securise sur sa surface et ses performances temporelles.
Au cours de ce stage, vous contribuerez a la definition de contraintes de configuration afin de limiter les combinaisons non prises en charge. Vous executerez egalement des flux de synthese automatises pour evaluer l'impact des differentes configurations a l'aide des metriques PPA (Performance, Consommation, Surface).
Responsabilites du poste :Analyser le code RTL (VHDL / SystemVerilog) Ajouter des contraintes dans des fichiers de configuration YAML afin de restreindre les combinaisons non prises en charge Executer et adapter des scripts de synthese ASIC pour gerer plusieurs configurations, frequences et technologies cibles Collecter, analyser et comparer les resultats de synthese (Performance, Consommation, Surface) Publier automatiquement les rapports de synthese sur une page web interne existante a destination des autres equipes

Formation : Actuellement en formation en informatique, genie electrique, systemes embarques ou dans un domaine connexe, avec une forte orientation vers la conception numerique et les architectures materielles.
Experience : Une premiere experience avec les langages de description materielle (VHDL, Verilog/SystemVerilog) ainsi qu'avec l'automatisation de tests en Python dans un environnement Linux. Connaissance des flux de verification au niveau systeme et de synthese a l'aide d'outils tels que QuestaSim, Xcelium ou de plateformes FPGA. Une exposition aux flux de conception ASIC constitue un atout.
Langues : Maitrise de l'anglais et du francais, a l'oral comme a l'ecrit.

Competences Techniques :Analyse de la conception RTL en VHDL et SystemVerilog Script et automatisation des flux de synthese et d'analyse a l'aide de Python, Bash et Makefile Solide maitrise des environnements de developpement bases sur Linux Connaissance des systemes de gestion de versions (Git) et des workflows de developpement collaboratif

Competences supplementaires / Preferences :Experience avec des blocs materiels securises ou critiques pour la surete de fonctionnement Comprehension des compromis de conception entre configurabilite, surface, performances temporelles et consommation Capacite a generer des rapports de synthese clairs et a automatiser la publication des resultats (outils web ou internes) Bonnes competences en documentation pour la redaction de rapports techniques et l'analyse de conception

Informations complementaires :Le candidat sera base au bureau d'Oujda, au Maroc, aux cotes de plusieurs collegues, tandis que son equipe principale ainsi que son manager seront situes en France, avec lesquels il interagira regulierement.

Cadence s'engage en faveur de l'egalite des chances et de l'equite en matiere d'emploi a tous les niveaux de l'organisation. Nous nous efforcons d'attirer un vivier de candidats qualifies et diversifies et de promouvoir la diversite et l'inclusion sur le lieu de travail.
We're doing work that matters. Help us solve what others can't.